Analizador lógico de 100MHz utilizando FPGA
En este trabajo se describe el diseño de un analizador lógico con 48 canales, 16K muestras por canal y que puede operar con frecuencias de adquisición de hasta 100MHz. La interfaz de usuario está realizada sobre un computador que se comunica en forma serie o paralelo con el analizador. Para el contr...
Uloženo v:
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| Médium: | article |
| Jazyk: | španělština |
| Vydáno: |
1998
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| Témata: | |
| On-line přístup: | https://hdl.handle.net/20.500.12008/20756 |
| Tagy: |
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| Shrnutí: | En este trabajo se describe el diseño de un analizador lógico con 48 canales, 16K muestras por canal y que puede operar con frecuencias de adquisición de hasta 100MHz. La interfaz de usuario está realizada sobre un computador que se comunica en forma serie o paralelo con el analizador. Para el control de la adquisición de las muestras, se utiliza una FPGA, que se encarga de la detección de la condición de disparo, del manejo de las memorias FIFO que se usan para el almacenamiento de las muestras, y de la interconexión con el microcontrolador que realiza la comunicación con el computador. El chip elegido fue el EPF6016 de la nueva familia FLEX6000 de Altera, y el sistema de desarrollo utilizado fue el Max+Plus II de la misma compañía. Se detallan la arquitectura y los criterios de diseño utilizados así como los resultados obtenidos. |
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